基于CPLD的简易数字频率计.doc

摘要:频率信号具有较强的抗干扰能力，传输起来比较容易,与其他信号相比可以获得较高的测量精度。因此，在电子测量领域中，频率是一个基本而又非常重要的参数，频率测量也成为最重要的测量之一。随着电子测量技术的发展，越来越多的高频或超高频信号器件被广泛应用于生产生活中，原有的频率计已不能满足测量的需求，这就要求我们研究精度更高、速度更快的频率测量方法。

电子设计自动化工具给电子设计带来了巨大的变革，特别是可编程逻辑器件和硬件描述语言的出现和发展，解决了用传统的方法设计大系统工程时的诸多不便，成为电子电路设计人员最得力的助手[1]。EDA技术的发展和FPGA等大规模可编程逻辑器件的广泛应用，使设计者利用硬件描述语言和EDA软件就可以对系统硬件的功能进行设计和重构，使硬件设计软件化，可以像软件编程一样方便快捷。这改变了传统的电子设计方法，也改变了频率计的传统设计方法。

本频率计采用的是全同步数字测频法并在FPGA可编程逻辑器件上进行设计实现。先根据测频原理框图给出了总体设计方案，然后依据自上而下的设计方法,将频率计的核心即测频部分按照实现功能的不同划分为多个模块,并给出了每一个模块的详细设计方法。本文简单介绍了系统软硬件设计的思想，采用VHDL语言编程、以FPGA为硬件设计载体，具有重要的理论意义和实际应用价值。

关键词：数字频率计；FPGA；VHDL

目录

摘要

ABSTRACT

第一章、EDA技术与VHDL语言-1

1.1 EDA技术及发展-1

1.2VHDL硬件描述语言-2

第二章、设计思路-3

2.1频率计的发展趋势-3

2.2 设计总体思路-3

2.3 基本原理-3

第三章、单元电路设计-4

3.1 整形模块-4

3.2 分频模块-4

3.3 计数模块-8

3.4 锁存器模块-12

3.5 译码器模块-13

第四章、顶层电路图-18

参考文献-19

致谢-20