摘要:伴随集成电路行业的发展,面临着芯片尺寸逐步减小、功耗降低、时序约束大、密度高等挑战。本文采用7nm工艺,通过运用ICC2对芯片模块进行物理实现,模块利用率达56%,得到了模块各阶段的时序报告。根据时序报告结果,分析逻辑级数对时序的影响,结合时序约束的要求,本文提出了三种时序路径中存在逻辑级数过长问题的解决方法。通过实验的最后时序报告显示,芯片设计不仅减少了逻辑级数,对时序也有不同程度的改善、绕线后的DRC违例个数由254减至1,降低了功耗、保证了设计的功能性、达到生产预期标准。最后提供了使用Perl语言编写的脚本,用于抽取逻辑级数的数量,提高了工作效率。
关键词: 物理实现;逻辑级数;时序
目录
摘要
ABSTRACT
第一章 绪论-4
1.1 数字集成电路的发展-4
1.2 国外研究现状-5
1.3 国内研究现状-5
第二章 后端设计相关方法及原理-7
2.1 层次化设计-7
2.2 展平式设计-7
第三章 7nm工艺芯片物理设计实现-10
3.1 数据准备-10
3.2 模块布图规划-10
3.3 模块布局规划-11
3.4 时钟树综合-12
3.5 布线-12
第四章 组合逻辑电路的逻辑级数优化-14
4.1 逻辑级数对时序的影响-14
4.2 布图阶段单元位置摆放修改-14
4.3 布局阶段逻辑级数优化-15
4.3.1 group path增大重视权重-15
4.3.2 创建局部placement blockage-17
第五章 设计时序报告结果分析-20
5.1 设计前结果分析-20
5.1 设计后结果分析-20
结束语-22
致 谢-23
参考文献-24
附录-25
附录A 修改前时序报告-25
附录B 修改后时序报告-26
附录C 抽取逻辑级数脚本-27