准循环LDPC码编码器的设计与FPGA实现.docx

摘要:本篇论文采取理论数据分析和计算机软件仿真相联合的方式，在现有关于低密度奇偶校验码的理论成果上研究了关于准循环低密度校验码和其译编码器的设计与仿真实现，并着重研究分析了准循环低密度奇偶校验码编码器的FPGA实现，完成了以下几个方面的工作：

1.介绍了现阶段关于低密度奇偶校验码的概念和特点，并着重解释了准循环低密度奇偶校验码的详细概念，并给出了与准循环低密度奇偶校验码相关的现代通信传输行业中的实际应用。

2.介绍了用校验矩阵来实现准循环低密度奇偶校验码优化编码的算法，给出三种有关准循环低密度奇偶校验码译码的相关传播算法。分析并解决了如何采用移位寄存器在较短的连续时间内完成准循环低密度奇偶校验码编码和译码的问题，在此基础上制定了准循环低密度奇偶校验码的编码译码算法实现的具体方案。 

3. 整合分析FPGA的开发流程，给出基于FPGA的准循环低密度校验码的编译码的硬件电路的详细设计方案。用FPGA器件完成对准循环低密度校验码的编码电路的开发并对其进行仿真分析。

4.采用Matlab软件对本文给出的准循环低密度奇偶校验码的编译码方案进行仿真，验证其正确性。

关键词：低密度奇偶校验码；准循环；编码器；译码器；FPGA 实现

目录

摘要

Abstract

第一章 绪论-5

1.1研究背景-5

1.2 LDPC码的历史发展与应用-6

1.3本文主要研究工作和内容安排-8

第二章 LDPC码的基本原理-9

2.1LDPC码的定义及表示-9

2.2 QC-LDPC码的介绍-11

2.2.1 QC-LDPC码的原理-11

2.3 本章小结-13

第三章  QC-LDPC码编、译码器的设计-14

3.1  QC-LDPC码的编码方法-14

3.2 QC-LDPC码的译码方法-16

3.2.1 和积译码算法-16

3.2.2 最小和译码算法-17

3.2.3 归一化最小和算法量化方案-18

3.3  QC-LDPC码编码器设计-19

3.3.1  整体结构-19

3.3.2 移位寄存加反馈的QC-LDPC单编码器-20

3.3.3 QC-LDPC单编码器的级联-20

3.4  QC-LDPC码译码器设计-21

3.4.1 译码器整体结构-21

3.4.2 分块单元设计-23

3.5 本章小结-28

第四章  QC-LDPC码编码器的仿真与分析-29

4.1  FPGA基础-29

4.1.1 FPGA基本架构-29

4.1.2  FPGA 开发流程-29

4.2  基于FPGA的准循环码编码型选择-31

4.3  QC-LDPC码编码器的仿真结果及性能分析-32

4.3.1 编码器的仿真结果及性能分析-32

4.4  QC-LDPC编码器的MATLAB验证-33

4.5 本章小结-34

结    论-35

参 考 文 献-36

附录A 附录内容名称（调研报告）-38

致    谢-39