基于0.18uM CMOS工艺鉴频鉴相器设计.doc

摘要： 本文介绍了鉴频鉴相器(PFD)在其发展过程中产生的结构，并对每一种结构的优缺点进行了比较。通过对原有PFD电路结构进行重新设计，在传统D触发器PFD的基础上提出了两种新型PFD:逻辑门D触发器型PFD和基于锁存器的PFD。电路设计是基于TSMC公司的0.18μm CMOS工艺,通过集成电路（IC）设计软件Cadence进行设计优化。仿真结果表明，该电路可以在2GHz以上频率的应用环境下工作。和传统的PFD相比，新型PFD工作频率高、几乎无死区，而且具有噪声低、速度快的优点,在高速、低抖动、低噪声锁相环（PLL）中将有广泛的应用前景。

关键词： 鉴频鉴相器，D触发器，锁存器，CMOS，死区，锁相环

目录

摘要

Abstract

1 引言-4

2 CMOS工艺简介-5

2.1 CMOS工艺发展趋势-5

2.2 CMOS电路工作原理-6

2.2.1 与非门电路-6

2.2.2 或非门电路-7

2.3 CMOS电路的特点-7

3 鉴频鉴相器的基本原理-8

3.1 鉴频鉴相器的工作原理-8

3.2 鉴频鉴相器的基本特性-9

3.2.1 鉴频鉴相器的性能参数-9

3.3 鉴频鉴相器的死区问题-10

3.4 各种鉴频鉴相器结构的特点-10

3.4.1 普通型边沿触发式PFD（con-PFD）-11

3.4.2 预充电式PFD-11

3.4.3 D触发器式PFD-11

4 鉴频鉴相器的设计-12

4.1 基于逻辑门D触发器的PFD-12

4.1.1 电路设计-12

4.1.2 电路仿真-13

4.2 基于锁存器的 PFD-16

4.2.1 电路设计-16

4.2.2 电路仿真-17

结论-20

参考文献-21

致谢-22